设计规则检查 Design Rule Check, DRC

　　版图设计规则检查是集成电路设计物理验证的一部分，晶圆代工厂对各自不同工艺参数制定出满足芯片制造良率的同一工艺层及不同工艺层之间几何尺寸的约束，这些尺寸规划的集合就是版图设计规则[1]。

　 　DRC 的主要目的是检査版图中所有因违反设计规则而引起潜在断路、短路或不良效应的物理验证过程。 设计规则并不代表芯片制造成功与失败的硬性分水岭，也许你会看到一个违反某些设计规则的版图在流片后仍然能够正常工作，反之，一个满足所有设计规则的版图却不一定能够正确工作。 所以，设计规则是保证在流片后获得较高良率的统计结果[1]。

　 　发展历史

　 　DRC基本上是随着半导体晶体管电路设计一同产生的，无论是设计单个晶体管，还是复杂的片上系统（System on Chip, SOC），都需要进行设计规则检查，以确保版图设计是工艺可靠的，能够顺利出产。

　 　60年代，人们都是用手工绘制版图相应的设计规则检查也是通过手工进行的。检查完成之后，再用手工把数据图形依次绘制在红胶片上。如图2所示。

进入70年代，工程师开始用绘图仪来绘制版图。不过设计规则检查还是通过人工的方式，设计人员被聚集在一起通过绘图仪使用肉眼逐个检查版图图形，整个检查过程往往要持续几天时间[2]。

图1 设计规则检查发展历程

　 　在70年代后期，设计师们用上了大容量的计算机和新型电脑显示屏，他们在屏幕上绘制版图，方便了进一步设计和检查。那些大的IC设计公司们，比如像IBM和贝尔实验室，开始开发自己的DRC软件包，来检查版图有没有违背设计规则。最早的商业化DRC工具有Silvar-Lisco公司的GARDS （作为布局布线工具的一部分），用来进行门级电路的设计验证；以及ECAD公司（这家公司后来与SDA公司合并，成为现在行业内所熟悉的Cadence公司）的Dracula，用于定制化集成电路设计。这两个产品都是在80年代早期发布的，都是基于平面的版图数据分析，文件格式是GDS，Calma的版图格式。平面DRC通过逐层检查设计规则来进行验证，很耗时间和内存[2]。

　 　80年代后期以及90年代早期，Dracula占据了80%以上的DRC市场份额，直到半导体设计向DRC提出了新的挑战。在更加先进的半导体制造技术节点下，设计规则越来越复杂，版图图形也越来越密集。基于平面DRC原理的Dracula开始逐渐力不从心。为了满足业界对于DRC在性能和容量方面不断增长的要求，人们开始开发新一代的基于层次化处理的DRC技术，即层次化的DRC（hierarchical process）。层次化DRC技术能够很好的利用了标准单元和基本存储器单元的重复出现的特性，对每一种不同的实例进行验证而不是对每一个实例验证。Calibre，Assura，Diva Quartz就是当时出现的新一代产品。这其中最有名的是Calibre，1996年发布之后直到现在，一直占据绝大部分的IC版图 DRC市场份额[3]。

参考文献：

[1] 陈春章，数字集成电路物理设计，科学出版社，2008：30-32

[2] 冯国臣，通用集成电路设计规则检查，微电子学与计算机，2001：29-32

[3] 李刚，分级式IC版图设计规则检查，上海交通大学学报，1999：12-18